三分频电路介绍

电路一

图2是3分频电路，用JK-FF实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间(在下一时钟输入Fi的脉冲到来之前)复零，于是Q2，Q1=“11B”状态仅瞬间作为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在Q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF的3分频，还可以用AND门对Q2，Q1译码来实现返回复零。

电路二

如图所示是由双上升沿J - K触发器74HC109与双下降沿J - K触发器74HC113组成的三分频电路，利用该电路可以得到对称的分频输出。

三分频电路，在电路图中,在一般的利用常规计数器对数字脉冲进行奇数分频时,即使输入是对称信号, 输出也得不到占空比为50%的分频输出,其原因是内部触发器采用的是统一的上升沿(或下降沿)进行触发。在本例中,利用- K触发器D1、D2分别由不同的时钟沿触发这一特性,将DI、D2与D4结合起来可以得到占空比为50%的分频输出。再与D3组合，就可以构成对称输出的三分频电路。

电路三

如图所示为对称输出的=三分频电路。在~般的利用常规计数器对数字脉冲进行奇数分频时，即使输入是对称信号，输出也得不到占空比为50%的分频输山，其原因是内部触发器采用的是统一的上升沿(或下降沿)进行触发。为了解决此问题，可以利用一个J和K分别由不同时钟沿触发的JK触发器，如图(a)所示。该电路内部由两个JK触发器和“个RS触发器构成，其等效J端由CLH触发，而等效K端由CLL端触发，其余功能与~般的JK触发器相同。将图(a)作为个单元与一个常规的D触发器组合，并在时钟端加上反相器，可以构成对称输出的三分频电路，如图(b)所示。图(C)是一个 实际应用电路。图中因为采用了下降沿触发的74LS113，所以省去了它与74LS109时钟端之间的反相器。电路74L S109和74LS113的-半构成图(a)同样功能的电路。而74LS113的另- *半 相当于图(b)的D触发器